VDMOS電容和寄生電容決定其開關(guān)特性；

VDMOS電容組成：柵源電容Cgs+柵漏電容Cgd+源漏電容Cds

如下圖所示

 

開關(guān)速度受電容充放電限制主因

柵源間電容組成

Cgs(N+)=柵源交疊電容

Cgs(M)=柵與源金屬間電容

Cgs(P)=柵與P-base間電容

表達(dá)公式為：

Cgs=Cgs(N+)+Cgs(P)+Cgs(M)

 

它們的大小由VDMOS本身設(shè)計參數(shù)及介質(zhì)層厚度決定；

Cgd由兩個電容串聯(lián)表達(dá)式

如下所示

1/Cgd=1/Cgd(ox)+1/Cgd(dep)

 

柵壓未達(dá)到閾值電壓，漂移區(qū)與P-base形成耗盡層結(jié)合，形成大面積耗盡層電容

其中一部份是Cgd(dep)柵下漂移區(qū)空間電荷耗盡區(qū)電容

此時，耗盡層寬度最大，耗盡電容最小；

 

柵極電壓=閾值電壓

電子元器件開啟，漏區(qū)電勢降低，耗盡層寬度減小，Cgd(dep)迅速增大；

 

漏源間電容Cds

它是一個PN結(jié)電容，元件源漏間所加電壓VDS決定其大小；

 

VDMOS：Cgs+Cgd+Cds

功率VDMOS電容性能參考評估用Ciss+Coss+Crss

定義三個的參數(shù)如下:

輸入電容Ciss=Cgs+Cgd

輸出電容：Coss=Cds+Cgd

反饋電容：Crss=Cgd

以上并不是一個定值，隨其外部加元件本身電壓變化

 

td(on)=VDMOS開啟延遲時間

Tr=上升時間

td(off)=關(guān)斷延遲時間

Tf=下降時間

 

關(guān)系表達(dá)式如下

td(on)=C*issRgIn(I-Vth/Vgs)

Tr=C*issRgIn[Vgs-Vth]/[Vgs-vgs]

td(off)=C*issRgIn(Vth/vgs)

Tf=C*issRgIn(1-Vgs/Vth)

 

Rg=開關(guān)測試電路器件外接?xùn)烹娮?/span>

Vth=閾值電壓

Vgs=外加?xùn)旁措妷?/span>

Vgs=讓元件漏源電壓下降到外加值10％時柵源電壓

考慮密勒效應(yīng)C*iss=Cgs+(1+k)Cgd

 

由以上關(guān)系表達(dá)式，可以看出，輸入電容和開關(guān)時間由Cgd直接影響，

Cgd經(jīng)過密勒效應(yīng)讓輸入電容增大，因此讓元件上升時間tr和下降tf時間變大，柵漏電容Cgd減小;